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El Input Trip Register tiene un bit de resumen en el Status Byte Register, así como un Enable
Register asociado para determinar qué bits (si los hubiera) contribuyen a ese resumen. Todos estos
registros son campos de bits, siendo cada uno de los bits independientes (por lo que pueden
habilitarse simultáneamente más de uno), con los significados detallados a continuación.
15.1.1
Input Trip Register (ITR)
Bits 7-1 No usados, permanentemente 0.
Bit 0
Protección contra sobretensión: Se activa cuando se aplica una sobretensión entre
los terminales HI y LO en los siguientes modos: medición de ohmios (cuatro hilos y dos
hilos), diodo, continuidad, capacitancia y temperatura.
Los bits del Input Trip Register se activan cuando sucede el evento que comunican, permaneciendo
así hasta que son leídos con la consulta ITR?. Una vez que se haya enviado el mensaje de
respuesta, cualquier bit que comunique un estado que ya no resulte aplicable será borrado;
cualquier bit que comunique un estado que siga siendo cierto permanecerá activado.
El Input Trip Enable Register proporciona la máscara entre el Input Trip Register y el Status Byte
Register. Si cualquier bit se coloca a 1 en ambos registros, se activará el bit INTR (bit 1) en el
Status Byte Register. Este registro de activación se establece con el comando ITE
de 0 a 255, y se lee con la consulta ITE? (que siempre retornará el último valor establecido por el
controlador). En el encendido, el registro ITE se establece a 0 e ITR queda limpio (pero los bits que
contiene pueden activarse tras la inicialización en el poco frecuente caso de que cualquiera de los
estados que comunica sean ciertos).
15.2
Registros Standard Event Status (ESR y ESE)
El Standard Event Status Register está definido por el estándar GPIB de la norma IEEE 488.2. Se
trata de un campo de bits, en donde cada bit es independiente e indica lo siguiente:
Bit 7
Power On (encendido). Se activa una vez que el instrumento está completamente
inicializado y funcionando, bien después del encendido al conectar a la red eléctrica
o cuando se ha pulsado la tecla [Operate] estando en modo de espera. También se
activa cuando se enciende por primera vez con batería, aunque esto solo resulta de
utilidad con USB, ya que las demás interfaces remotas no están disponibles con
batería.
Bits 6, 3 y 1: No usados, permanentemente 0.
Bit 5
Command Error (error de comando). Se habilita cuando se detecta un error de
sintaxis en un comando o parámetro.
El analizador se reinicia y el análisis continúa en el siguiente byte del flujo de
entrada.
Execution Error (error de ejecución). Habilitado cuando se escribe un valor
Bit 4
distinto de cero en el Execution Error Register, si un comando sintácticamente
correcto no puede ejecutarse por cualquier razón.
Bit 2
Query Error (error de consulta). Habilitado cuando se produce un error de
consulta porque el controlador no ha emitido los comandos y leído los mensajes de
respuesta en la secuencia correcta.
Bit 0
Operation Complete (operación completada). Se habilita en respuesta al
comando «*OPC».
El Standard Event Status Register es leído y borrado por la consulta *ESR?, que retorna un número
decimal correspondiente a su contenido. En el encendido o en la inicialización tras el modo de
espera, se encuentra establecido a 128, para comunicar el bit del encendido.
El Standard Event Status Enable Register proporciona una máscara entre el Event Status Register
y el Status Byte Register. Si cualquier bit se coloca a 1 en ambos registros, se activará el bit ESB
en el Status Byte Register. Este registro de activación se establece con el comando *ESE
un valor de 0 a 255, y se lee con la consulta *ESE? (que siempre retornará el último valor
establecido por el controlador). En el encendido está establecido a 0.
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a un valor
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a
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