Asignaciones de pines en conectores
Slots 139, 147
E/A, IM, IP sin direccionamiento por páginas
Conector
Nº
Línea de pines
base 1
b
1
pin
i
z
2
P5 V
4
PL
6
RESET
8
MEMR
10
MEMW
12
RDY
14
DB 0
16
DB 1
18
DB 2
20
DB 3
22
DB 4
24
DB 5
26
DB 6
28
DB 7
30
32
Conector
2
P5 V
base 2
4
DB 12
6
DB 13
8
DB 14
10
DB 15
12
14
16
18
RESETA
20
22
M5 V
24
M5 V
26
M5 V
28
M5 V
30
M5 V
32
M5 V
Tarjeta
Slot Nº
Señal
IRA
IRB
IRC
IRD
IRE (solo CPU 948)
IRF (solo CPU 948)
IRG (solo CPU 948)
11-4
b
d
M5 V
PESP
ADB 0
ADB 12
ADB 1
ADB 13
ADB 2
ADB 14
ADB 3
ADB 15
ADB 4
ADB 5
ADB 6
M5 V
ADB 7
M5 V
ADB 8
M5 V
ADB 9
M5 V
ADB 10
M5 V
ADB 11
M5 V
BASP
M5 V
M5 V
BASPA
M5 V
DB 8
DB 9
DB 10
DB 11
PEU
M5 V
M5 V
M5 V
M5 V
M5 V
M5 V
Designación de pines de las señales de interrupción en la placa de bus
Destino de interrupción
CPU 1
CPU 2
11
27
1d 14
1d 14
1d 22
1d 22
1d 24
1d 24
1d 26
1d 26
Slots 155, 163
E/A, IM
Nº
Línea de pines
pin
i
z
2
P5 V
4
PL
6
RESET
8
MEMR
10
MEMW
12
RDY
14
DB 0
16
DB 1
18
DB 2
20
DB 3
22
DB 4
24
DB 5
26
DB 6
28
DB 7
30
32
2
P5 V
4
DB 12
6
DB 13
8
DB 14
10
DB 15
12
P5 V
14
P5 V
16
P5 V
18
RESETA
20
22
M5 V
24
M5 V
26
M5 V
28
M5 V
30
M5 V
32
M5 V
CPU 3
CPU 4
43
59
1d 14
1d 14
1d 22
1d 22
1d 24
1d 24
1d 26
1d 26
b
d
M5 V
PESP
P5 V
ADB 0
ADB 12
ADB 1
ADB 13
ADB 2
ADB 14
ADB 3
ADB 15
ADB 4
P5 V
ADB 5
P5 V
ADB 6
M5 V
ADB 7
M5 V
ADB 8
M5 V
ADB 9
M5 V
ADB 10
M5 V
ADB 11
M5 V
BASP
M5 V
M5 V
BASPA
M5 V
DB 8
DB 9
DB 10
DB 11
P5 V
P5 V
P5 V
PEU
M5 V
M5 V
M5 V
M5 V
M5 V
M5 V
Fuente de interrupción
Periferia/CP/IP
19, 35, 51, 67-131
1d 14
1d 16
1d 18
1d 20
1d 22
1d 24
1d 26
Manual del sistema
C79000-G8578-C199-07