Festo CPX-FVDA-P2 Manual página 36

Cuadro general del sistema CPX-FVDA-P2
Patrón de bits de los datos de entrada: byte 0 y byte 1
Byte Bit 7
Byte 0 Reser-
vado
0
Byte 1 Inhibi-
ción por
canales
0 =
desacti-
vado
1 = acti-
vado
1) Estos bits reflejan los estados reales lógicos. Los estados no se determinan con mediciones. No se evalúan tensiones externas en las
salidas inhibidas o desconectadas. Si la inhibición afecta al módulo completo, estos bits devuelven señales 0. Si se inhibe un canal
de salida, el bit correspondiente devuelve una señal 0.
Tab. 20: Patrón de bits de los datos de entrada (datos útiles F, byte 0 y byte 1)
Secuencia de confirmación
En caso de utilizar la inhibición por canales, debe asegurarse la confirmación por medio del programa
de usuario.
La siguiente descripción de la secuencia muestra, en la imagen de entradas y salidas del módulo, los
bits relevantes en la inhibición por canales.
(è Tab. 20 Patrón de bits de los datos de entrada (datos útiles F, byte 0 y byte 1),
è Tab. 19 Patrón de bits de los datos de salida (datos útiles F, byte 0 y byte 1)).
N.º Secuencia
1 El módulo no está
inhibido
Se produce un error
de canal
2 El módulo ha detec-
tado el error
El F-Host detecta el
error del conjunto
modular
36
Bit 6 Bit 5
Impulso de prueba
activado
CH2 CH1
0 = activar
1 = desactivar
Reservado
0
Inhibición Estado
por nominal del
1)
canales canal de
salida
1 (activa) X
1 (activa) X
Bit 4 Bit 3
Reservado
0
Dirección Reser-
de datos vado
0 = 0
Device to
Host
(valor
fijo)
Estado real
del canal de
2)
salida
1)
X
3)
0
Festo — CPX-FVDA-P2 — 2022-08d
Bit 2 Bit 1
1)
Estado real lógico
CH2 CH1
0 = desactivado
1 = Encendido
Estado de error de canal
CH2 CH1
0 = Sin error
1 = error
Estado de Confirma-
error de ción del
2)
canal error de
canal
0 0
3)
1 0
Bit 0
CH0
CH0
1)