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3. Interfaz lógica (puertos 7, 8, 9, 10, 11 y 12)
Esta función debe deshabilitarse a no ser que el inversor se instale en países en los que dicha función deba
estar habilitada. Las definiciones de los pin de la interfaz lógica y las conexiones de los circuitos son las
siguientes:
Los pines de interfaz lógica se definen en función de distintos requisitos estándar de interfaz lógica para AS/
NZS 4777.2:2015, lo que se conoce también como modalidad de respuesta a la pregunta de inversor (DRM).
El inversor detectará y emitirá una respuesta a todos los mandos de respuesta a la pregunta admitidos antes
de 2s. El inversor seguirá respondiendo mientras la modalidad permanezca habilitada.
Interfaz lógica para VDE-AR-N 4105:2018-11, cuya finalidad es controlar o limitar la potencia de salida del
inversor. El inversor puede conectarse a un receptor RRCR (Radio Ripple Control Receiver) para limitar
dinámicamente la potencia de salida de todos los inversores presentes en el equipo.
Manual de usuario 1PH HYD3000-HYD6000-ZSS-HP
Rev. 1.2 24/04/2023
Identificación: MD-AL-GI-00 (Info sistema)
Rev. 1.1 del 07/03/2022 - Aplicación: GID
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