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dividido
por 1/10 en Q36
y
de nuevo dividido por 1/5.
es
comparada
por
fase
con
la señal de
referencia
(MC145155P).
La señal resultante
de
2
kHz
en
Q21
La
salida de PD (detector de fase) es convertida en una tensión de correc-
Clon del bucle de CC por la fase LPF de 3 transistores (Q25 - Q27: 2SC2459)
para controlar el VCO (Q28).
Además,
parte
de
la salida del VCO de 64 - 68 MHz que pasó a través
del
amplificador
del
buffer Q29 es sometida a una división de
1/100
por
el
divisor
rc
Q23:
M54459L para la división 1/100
y
Q22:
SN74LS90N para
la
división de 1/2 a través del buffer Q24 (2SC260 (Y,
O)). La salida de Q22,
por tanto,
se convierte en 320 - 340 kHz a un tipo de salto de 10 Hz. Esta
salida
y
la
salida
del
OSC de portadora se
aplican
al
mezclador
Q6
(SN16913P). Se toma una salida de 11.025 MHz a través de un filtro cerámico
y un buffer
(Q5:
2SC2668). Luego esta salida de 10.025 MHz se mezcla en Q4
(SN16913P)
con una señal de 20.48 MHz que se obtiene
multiplicando
10.24
MHz por 2 en Q40 (2SC2668) para obtener una salida de 31.505 MHz.
Luego,
esta salida de 31.505 MHz se aplica al mezclador Q3 (SN16913P) como
señal del oscilador local del bucle A.
El bucle A es un módulo doble de tipo PLL con una frecuencia de comparacl0n
de
20 kHz.
El divisor de frecuencia Q20 (pPB555) opera a una relación
de
división
de 1/16 ó 1/17.
La
salida del VCÓ (113.735 - 117.735 MHz)
(QIO:
2SK192A)
en
el
bucle A se separa entre la salida HET (heterodino)
y
la
entrada
al mezclador Q3 (SN16913P) a través del buffer
Qll
(2SC668).
La
salida del mezclador Q3 (80 - 90 MHz) es amplificada en amplificador de dos
transistores
(Q17-,
18:
2SC2668) a través de un BPF de 80 - 95 MHz y
se
aplica al divisor de frecuencia Q20.
El divisor de frecuencia conectado con
rc
del PLL Q19, forma un contador de
absorción
para
dividir esta entrada a un coeficiente de división de
fre-
cuencia
NA
=
4112 a 4312.
Esta señal es sometida a una comparación de fase
con
la señal de referencia de 20 kHz obtenida dividiendo 10.24MHz por 2
y
la división 1/256 de 5.12 MHz.
La salida es convertida en CC por la
etapa
LPF
de tres transistores
(Q12,
13,
14) para controlar el VCO (QIO).
La
salida
HET se obtiene amplificando la salida del VCO (QIO) por
medio
del
transistor Ql (2SC2668).
Derivación de la frecuencia de comparación:
(Bucle
A:)
La
salida del TCXO de 10.24 MHz es amplificada por dos transistores
(Q34,
35:
2 SC2458) a través de los buffers (Q33,
38: 2SC2458), es dividida por
1/2
(Q36/2),
5.12
MHz,
que a su vez se aplica a
rc
del
PLL
Q19.
Esta
entrada es dividida 1/256 por el divisor en
Q
19 , 20 kHz, que es la frecuen-
cia de comparación.
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