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(Bucle B:)
La
salida
de
5.12
MHz del bucle A es luego dividida
l/S
por
el
divisor
Q36/2 a 1.024 MHz. Esta señal se aplica luego a rc del PLL Q21 Y es dividi-
da
1/512
por el divisor existente en Q21 a 2 kHz, que es la señal de compa-
ración.
Para
la detección de apertura,
se usa la salida de rc del PLL Q19 pata
9
del
bucle
A.
La alimentación del buffer Ql se conecta por medio
de
los
transistores QlS y Q16.
El
oscilador de cristal de portadora se conecta por medio de los diodos de
conmutación
D4 y
DS.
La tensión de 'bias' para D4 se toma de la línea
8C
(alimentación común de 8
V
CC),
y es independiente del modo.
Sin embargo,
en el modo LSB, D4 y DS pueden seleccionarse por medio de las relaciones de
R37/R38 y R40/R39.
UNIDAD DE
CONTROL
(X53-1410-11,
21,
51, 61)
1) Configuraci6n básica
El
microprocesador que tiene una CPU principal (rC24:
pPD78026-087-36)
de 8 bits (ROM,
6 Kbytes) y una CPU secundaria (rC20:
pPD7S07G-S7S-00)
de 4 bits (ROM,
2 Kbytes), usa una
RAM
CMOS (rC14: MB8418-20LP-GRA) con
una
capacidad de 8 bits x 2 Kbytes como rc de la
memoria
externa,
el
interface
rc
de entrada/salida
(~C16:
pPD82SSAC-S) para extensión
de
puerta de entrada/salida y 3 rc basculantes tipo D de 6 bits (rC12,
17,
22: 74LS174). Dispone además de un enchufe de rc de 24 patas para la ROM
externa para el interface opcional de ordenador personal.
Estos rc,
conectados en paralelo con el bus de datos en la CPU
princi-
pal,
intercambian
datos
con
la CPU principal sincronizados
por
las
señales de regulación
WR
o
RD
de la CPU principal, o señales CS de rClS.
rc
15,
un decodificador de línea de 3 a 8 bits, decodifica las entradas
a
las líneas de direcciones PE13 - 15 de la CPU principal para
generar
la
salida de selección del chip (CS).
Además lC13 toma una
lógica
OR
entre
las
señales CS y
WR
para suministrar el impulso a rC12,
lC17
e
lC22, todos los cuales se usan como cierres.
2) Sección de control del sistema DCS
El
proceso de la señal de control digital que
s
e usa en el sistema
DCS
lo realiza la CPU secundaria,
el lC de proceso de MODEM (lC19: MN6127A)
e lC1
8 :
pP
C4S58C).
En
transmisión se transfieren en primer lugar de la CPU principal a
la
CPU
secundaria
los datos (código digital,
signo de llamada)
para
l
a
señal de control. En la CPU secundaria, la circuiterí
a
lógica transforma
esos datos en el
código
NRZ (No retorno a
c
e r o ) ,
que pasa luego a 1C19.
Es
sometido
luego
a l
a
modulación MSK (manipulación de shift mínimo) en
lC19.
A continuación
esa salida se aplica a Q4 en la unidad de
AF
a
través de la pata ANl
y
se aplica como modulación de FM.
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