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Los bits de datos sobre el bus pueden transferirse a una velocidad de 100 Kbits/s. La
capacidad máxima en el bus es de 400 pF y el número de dispositivos conectados no debe superarla.
3.4 TRANSFERENCIA DEL BIT
Debido a la variedad de tecnología empleada en los dispositivos diseñados para conectarse
2
al bus I
C (CMOS, NMOS, TTL, etc.) los niveles lógicos "0" y "1" de los bits transferidos, no tienen una
tensión fija si no que dependen de la tensión Vdd de alimentación. Cada bit que se transfiere por la
línea SDA debe ir acompañado de un pulso de reloj por la línea SCL.
3.4.1 Validez del bit
El bit de datos transferido por la línea SDA debe mantenerse estable durante el periodo en
que la señal de reloj está a nivel "1". La línea de datos SDA sólo puede cambiar de estado durante el
periodo en que la señal de reloj esté a "0", tal y como se muestra en la figura 3-3.
3.4.2 Condiciones de inicio (START) y parada (STOP)
Existen dos situaciones únicas que son definidas como las condiciones de inicio (START) y
parada (STOP) que determinan el inicio y final de toda transferencia de datos entre el MASTER y el
SLAVE. Ver la figura 3-4.
Una transición de "1" a "0" (flanco descendente) en la línea SDA al tiempo que SCL está a
nivel lógico "1", determina la condición de START. Una transición de "0" a "1" (flanco ascendente)
sobre la línea SDA al tiempo que SCL permanece a nivel "1" determina la condición de STOP.
Ambas condiciones son siempre generadas por el MASTER que, en todo momento, inicia y
finaliza toda transferencia. El bus se considera ocupado (BUSY) tras la condición de START y, se
considera libre, cierto tiempo después de la condición de STOP.
3.5 TRANSFIRIENDO DATOS
ESPECIFICACIONES I
Figura 3-3. Validación del bit de datos
Figura 3-4. Condiciones de START y STOP
3 - 4
2
C
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