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Normalmente el receptor que ha sido direccionado está obligado a generar el bit ACK
después de recibir cada byte. Cuando un receptor slave no genera el bit ACK (NACK) al ser
direccionado (por ejemplo cuando está realizando una función interna y no está dispuesto a recibir),
debe mantener la línea SDA a nivel "1" durante el bit ACK (NACK). Esta situación es detectada por el
MASTER que debe generar la condición de STOP y abortar así la transferencia.
Igualmente si un SLAVE receptor reconoce ser direccionado pero no está dispuesto a recibir
más bytes, el MASTER debe abortar la transferencia. Esta situación se identifica por que el SLAVE
tampoco genera el ACK en el siguiente byte que recibe. En su lugar pone la línea SDA a "1" (NACK) y
el MASTER genera la condición de STOP.
Si un MASTER está recibiendo debe generar ACK tras cada byte enviado por el SLAVE
excepto en el último, en el que el bit ACK lo mantiene a "1" (NACK) y genera la condición de STOP.
3.6 ARBITRAJE SINCRONIZACIÓN DEL RELOJ
Es la técnica necesaria por la cual, en un sistema donde existan varios MASTER, se eviten
conflictos en el bus y pérdidas de información.
3.6.1 Sincronización
Todos los MASTER generan una señal de reloj sobre la línea SCL para transferir mensajes
2
sobre el bus I
C. Los bits de información son válidos cuando dicha señal de reloj está a nivel lógico
"1".
La sincronización del reloj se realiza mediante una conexión tipo AND de todos los MASTER
existentes en el bus. Ver la figura 3-7.
Cuando un MASTER cualquiera, por ejemplo el 1, genera un flanco descendente en CLK1, la
línea SCL pasa a "0". Todos los dispositivos comienzan a temporizar sus respectivos periodos bajos
de reloj.
Sin embargo un flanco ascendente en CLK1 no cambia el estado de SCL ya que en ese
instante CLK2 está a "0".
La línea SCL se mantiene a "0" durante el periodo de aquel dispositivo cuyo nivel "0" sea más
largo. El resto de dispositivos entran en estado de espera.
ESPECIFICACIONES I
Figura 3-7. Sincronización del reloj
3 - 6
2
C
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