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Trainer Plus
Cuando todos los dispositivos finalizan su periodo bajo, SCL pasa a "1". De esta forma todos
inician el periodo alto al mismo tiempo. El primer dispositivo en finalizar este periodo alto, pone SCL a
"0" y el proceso se repite.
La señal de reloj presente en la línea SCL queda sincronizada y...
3.6.2 Arbitraje
El arbitraje consiste en determinar qué MASTER se hace cargo del bus en un sistema MULTI-
MASTER. Cada MASTER debe comparar si el bit de datos que transmite junto con su pulso de reloj
en un momento dado, coincide con el nivel lógico presente en la línea de datos SDA. De no ser así,
pierde el acceso al bus. Si un MASTER saca un nivel lógico "1" al tiempo en que otro saca un "0", en
la línea SDA prevalece el segundo (bit "dominante"), por lo que el primero debe dejar el bus libre al
menos hasta que se detecte la condición de STOP generada por el MASTER que se hizo cargo de
dicho bus.
La figura 3-8 muestra el caso de dos MASTER. En el momento en que hay diferencia entre el
nivel lógico interno del MASTER que genera el DATO1 y el nivel actual presente en la línea SDA, este
pierde el derecho a usar el bus y su nivel interno pasa a "1" liberando así la línea SDA.
La comparación para determinar el arbitraje puede continuar en varios bits hasta que haya
una falta de coincidencia.
El MASTER que pierde el arbitraje puede seguir generando pulsos de reloj hasta que finalice
el byte en que lo perdió.
Si un MASTER pierde el arbitraje en el momento en que está direccionando a un SLAVE, es
posible que el MASTER "ganador" lo estuviera direccionando precisamente a él. Es por ello que el
MASTER "perdedor" se debe poner inmediatamente en modo receptor y como SLAVE.
ESPECIFICACIONES I
El periodo bajo :
Se determina por aquel cuyo periodo bajo sea el de
mayor duración.
El periodo alto :
Es determinado por aquel dispositivo cuyo periodo alto
sea el de menor duración.
Figura 3-8. Arbitraje del bus
3 - 7
2
C
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