Información acerca de los módulos de
CPU
El módulo de CPU UltraSPARC II es un procesador superescalar de alto rendimiento
y alta integración que implementa la arquitectura RISC SPARC-V9 de 64 bits. El
procesador UltraSPARC II soporta gráficos 2D y 3D, así como el proceso de imágenes,
compresión y descompresión de vídeo y efectos de vídeo mediante el sofisticado
conjunto de instrucciones visuales (VIS). El VIS ofrece altos niveles de rendimiento en
multimedia, incluyendo la compresión y descompresión de vídeo en tiempo real y dos
flujos de descompresión MPEG-2 con plena calidad de transmisión sin soporte de
hardware adicional.
La placa lógica principal proporciona ranuras para dos módulos de CPU
UltraSPARC II. Cada módulo de procesador incluye un chip de CPU con memoria
caché integrada para datos e instrucciones, así como 1 Mbyte o más de memoria
caché SRAM externa.
Los módulos de procesador se comunican con la memoria principal del sistema y
con el subsistema de E/S a través del bus de datos de alta velocidad UPA (Ultra Port
Architecture) del sistema. La velocidad de reloj UPA se sincroniza automáticamente
con la velocidad de reloj de los módulos de CPU, y el reloj UPA funciona a un tercio
o un cuarto de la velocidad del reloj de la CPU. Por ejemplo, si las CPU operan a
300 MHz, la UPA operará a una velocidad de reloj de 100 MHz.
Para obtener información acerca de la instalación de módulos de CPU, véase
"Instalación de un módulo de CPU" en la página 79.
Reglas de configuración
Se pueden instalar uno o dos módulos de CPU. Sólo se dispone de soporte para
procesadores UltraSPARC II.
El primer módulo de CPU debe instalarse en la ranura etiquetada como CPU0, la
más cercana a las cuatro ranuras PCI del sistema.
Si instala dos módulos de CPU, los dos deben funcionar a velocidades de reloj
idénticas (300 MHz, por ejemplo) y deben tener una memoria caché del mismo
tamaño. Por lo general, esto significa que los dos módulos de CPU deben tener el
mismo número de referencia.
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Manual del usuario del servidor Sun Enterprise 250 • junio de 1998