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23.3.2 CONFIGURACIÓN Y RELOJES
Connection over two or four metallic wire pairs
9300
Two Terminal, Two
Terminal + Hot
standby, Three
Terminal
93 G.703 interface
Jumper J5 Set for "NORMAL"
Connection through DCE equipment
9300
Two Terminal, Two
Terminal + Hot
standby, Three
Terminal
93 G.703 interface
Jumper J5 Set for "LOOP"
Figura 23-3 Ajustando J5 para operación norma o en bucle
23.3.3 DESCRIPCIÓN DEL CIRCUITO DE PULSOS DE E/S
El chip XRT6164 combinado con los transformadores T1 y T2 forman un pulso analógico G.703 a un pulso de
interfaz TTL con el Actel (U1). El protocolo G.703 es un pulso AMI (alternate Mark Inversion) con retorno a cero. La
salida TTL de U2 separa los pulsos positivo y negativo del G.703 y saca un pulso positivo en S+R y S-R. Esta es
una señal sin retorno a cero que es apropiada para la lógica digital. La especificación para un pulso G.703 es un
voltio de pico. Diodos en los transformadores (CR1 - CR4) y (CR6 - CR9) limita picos transitorios inducidos sobre
los cables entrando al módulo. Los diodos limitan señales entrantes equivalentes a la caída por polarización directa
de tres diodos, alrededor de 2.1V. R2 está en la serie con las salidas del transformador y el colector del transistor
desde el XRT6164 (TXD+ y TXD -). Esto permite ajuste de los niveles de pico en la terminación de 120 ohms
presentados por el equipo externo. La calibración de los niveles de pico del transmisor es realizada conectando una
carga de 120 ohm entre las patillas 2 y 9 de J1 y con la ayuda de un osciloscopio, se ajustan los valores de pico a 1
voltio. R20 impide sobrecargar los transistores en U2 y el dañando del chip.
23.3.4 DESCRIPCIÓN DE CIRCUITO RECEPTOR DE SINCRONIZACIÓN DE FASE
El receptor sincronización de fase consiste de U1, U3, U4 y la condensadores y resistores discretos de la vecindad.
U1 hace muy poco en la sincronización de fase. Únicamente divide la salida de U3 por 2 y la saca en VCO_2.
Además, U1 combina los pulsos positivo y negativo de G.703 en RX_P y RX_N con una compuerta Or y saca la
salida resultante en PH_DET. Esta línea contiene todas las transiciones y es la entrada circuito receptor de
sincronización de fase mediante J2. U3 combinado con R5, R6, C2, R7 y C3 forma un detector de fase. La línea
PH_DET en U3 es la referencia. La línea VCO_2 de U3 es la salida desde el detector de fase, una señal de
128kHz. VCO_1 es una señal 256kHz que es dividida por dos en el ACTEL y sacada en VCO_2. Los pulsos RX de
G.703 están a 128kHz o 64kHz dependiendo de si la comunicación digital entre 9300 envía un 0 o un 1. U4 se
limita en la frecuencia de salida que debe sacar una señal de o alrededor de 256kHz aún cuando la referencia
sobre PH_DET es 64 o 128kHz. Esto guarda la fase sincronizada de cerrar a una octava de distancia de la señal
correcta. Los cambios en el valor de reloj desde el receptor son lentamente seguidos e integrados. La resultante
señal de 128kHz se divide nuevamente en el Actel para crear el reloj de receptor, un pulso de 64kHz.
RFL 9300
7 de febrero de 2000
B e c a u s e R F L ™ a n d H u b b e l l ® h a v e a p o l i c y o f c o n t i n u o u s p r o d u c t i mp r o v e me n t , we r e s e r v e t h e r i g h t t o c h a n g e d e s i g n s a n d s p e c i fi c a t i o n s wi t h o u t n o t i c e .
TX Clock and Data
RX Clock and Data
TX Clock and Data
DCE Equipment
RX Clock and Data
RX Clock and Data
TX Clock and Data
RX Clock and Data
TX Clock and Data
23-4
9300
Two Terminal, Two
Terminal + Hot
standby, Three
Terminal
93 G.703 interface
Jumper J5 Set for "NORMAL"
9300
Two Terminal, Two
Terminal + Hot
standby, Three
Terminal
93 G.703 interface
Jumper J5 Set for "LOOP"
RFL Electronics Inc.
(973) 334-3100
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