Mitsubishi Electric MELSEC System Q Manual De Usuario página 69
Controladores lógicos programables
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Ver también para MELSEC System Q:
- Manual de usuario (466 páginas) ,
- Manual de programación (1477 páginas)
Tabla de contenido
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Señales E/S y memoria buffer
Dirección (Dez./Hex.)
Descripción
CH1
CH2
8220–8223
8476–8479
(201C
–
(211C
–
Reservado (no es posible el acceso)
H
H
201F
)
211F
)
H
H
8224–8227
8480–8483
Recepción de
(2020
–
(2120
–
H
H
datos mediante
2023
)
2123
)
H
H
marco de datos
definido por el
8228–8231
8484–8487
usuario
(2024
–
(2124
–
H
H
2027
)
2127
)
H
H
8232–8239
8488–8495
(2028
–
(2128
–
Reservado (no es posible el acceso)
H
H
202F
)
212F
)
H
H
Ajuste para código transparente (código 2 a 10)
8240–8248
8496–8504
b
(2030
–
(2130
–
H
H
2038
)
2138
)
H
H
b
8249–8255
8505–8511
(2039
–
(2139
–
Reservado (no es posible el acceso)
H
H
203F
)
213F
)
H
H
8256
8512
(2040
)
(2140
)
H
H
8257
8513
(2041
)
(2141
)
H
H
8258
8514
Ajustes para la
(2042
)
(2142
)
H
H
observación de
la CPU del PLC
8259
8515
(2043
)
(2143
)
H
H
8260
8516
(2044
)
(2144
)
H
H
8261
8517
(2045
)
(2145
)
H
H
8262
8518
(2046
)
(2146
)
H
H
8263–8268
8519–8524
(2047
–
(2147
–
Reservado (no es posible el acceso)
H
H
204C
)
214C
)
H
H
Tab. 4-3:
Distribución de la memoria buffer de los módulos de interfaz (16)
*
Los valores sobre trasfondo gris pueden guardarse en la Flash-ROM del módulo de interfaz.
Sistema Q de MELSEC - Módulos de interfaz
Método de recepción
(1. a 4. Combinación de marcos de
datos)
0: Formato 0
1: Formato 1
Contador de datos para formato 1
(1. a 4. Combinación de marcos de
datos)
Bit 0 hasta bit 7: Código transparente
Bit 8 hasta bit 15: Código adicional
Unidad del tiempo de ciclo
0: 100 ms
1: segundos
2. minutos
Tiempo de ciclo para la observación
de la CPU del PLC
Rango de ajuste: 0000
FFFF
H
0000
: Tiempo de ciclo no ajustado
H
Modo de funcionamiento
0: Observación de la CPU del PLC
no activa
1: Transmisión de los datos en
ciclos fijos
2: Transmisión de los datos cuando
se solicitan
Tipo de los datos transmitidos (con
transmisión en ciclos fijos)
0: Datos (estados de operandos y
estado de la CPU)
1: Notificaciones
Transmisión de la dirección de inicio
Número de marcos de datos
transmitidos
Dirección de módulo externo con el
que se supervisa la CPU
Ajuste previo*
0
0
2
5
hasta
H
H
0
0
0
0
0
Memoria buffer
Protocolo válido
Referen-
cia
MC Libre Bidir
—
—
R/W
—
Cap. 13
—
—
R/W
Cap. 16
—
R
—
Cap. 19
—
4 - 19
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