Tabla de contenido
Publicidad
TWEN sería escrito a uno al habilitar el TWI. El bit TWEA seria escrito a uno al
habilitar el
reconocimiento de los propios dispositivos direccionado como
esclavos o direcciones de llamada general. TWSTA y TWSTO serían escritos a
cero. Cuando TWAR y TWCR han sido inicializadas, el TWI espera hasta este
direccionamiento por sus propios direcciones de esclavo (o si están habilitadas
las direcciones de llamadas generales) seguido por el bit de dirección de datos.
Si el bit de dirección es "0", el TWI operará en modo SR. Después la propia
dirección del esclavo y el bit de escritura ha sido recibida, la bandera TWINT es
uno y el código de estado válido puede ser leído desde TWSR. El código de
estado es usado para determinar la acción de software adecuado. La acción
apropiada puede ser tomada para cada código de estado en la Tabla 20-4- El
modo de receptor Esclavo puede también ser entera si arbitrariamente es
perdida mientras el TWI esta en el modo Maestro (ver los estados 0x68 y 0x78)
Si el bit TWEA es reset durante la transferencia, el TWI retornaría a "No
reconocido (1) a SDA después del siguiente byte de datos recibido. Esto puede
ser usado para indicar que el esclavo no es capaz de recibir más bytes. Mientras
TWEA es cero, el TWI no reconoce su propia dirección de esclavo. Sin embargo,
el bus Serial 2-hilos esta todavía monitoreado y resumiendo direcciones puede
resumir a cualquier tiempo por la configuración TWEA. Esto implica que el bit
TWEA puede ser usado temporalmente aislando el TWI del Bus Serial de 2-
hilos.
En modo sleep o modos Idle, el sistema de reloj del TWI es apagado y el bit
TWEA es uno, la interfase puede todavía reconocer su propia dirección de
esclavo o la dirección de llamada general usando el bus de reloj serial de 2-hilos
como fuente de reloj.
La parte luego despierta desde el modo sleep y el TWI sostendría el reloj en
bajo del SCL durante el despertado y después la bandera TWINT es limpiada
(por la escritura de uno). Mas allá de la recepción de datos seria cargada como
normal, con el reloj del AVR corriendo como normal. Observe que si el AVR
esta configurado con un prolongado tiempo de inicio, la línea SCL puede ser
sostenido en bajo para un periodo largo, bloqueando otras transmisiones de
datos. Note que el registro de datos para interfase seria de 2-hilos – TWDR no
reflejaría el ultimo byte presente en el bus cuando despierta des de el modo
sleep.
Publicidad
Tabla de contenido
